Analog integrated circuits, analog memory devices, and nanostructures for Brain-like information processing (using noise)

脳型情報処理のためのアナログ集積回路・アナログメモリ素子・ナノ構造（ノイズ利用を含む）

1. Y. Sakemi, K. Morino, T. Morie, K. Aihara,
   A Supervised Learning Algorithm for Multilayer Spiking Neural Networks Based on Temporal Coding Toward Energy-Efficient VLSI Processor Design,
   IEEE Trans. Neural Networks and Learning Systems, Early Access, pp. 1-15, July 19, 2021. (pdf)
   [Related to BMAI pbroject]
2. Y. Sakemi, T. Morie, T. Hosomi, K. Aihara,
   Effects of VLSI Circuit Constrains on Temporal-Coding Multilayer Spiking Neural Networks,
   arXiv.org, arXiv:2106.10382, June 22, 2021. (https://arxiv.org/abs/2106.10382)
   [without review][Related to BMAI project]
3. M. Yamaguchi, G. Iwamoto, Y. Nishimura, H. Tamukoh, T. Morie,
   An Energy-efficient Time-domain Analog CMOS BinaryConnect Neural Network Processor Based on a Pulse-width Modulation Approach,
   IEEE Access, Vol. 9, pp. 2644-2654, Dec. 2020. (DOI:10.1109/ACCESS.2020.3047619 (Free article))
4. Y. Tanaka, H. Tamukoh, K. Tateno, Y. Katori, and T. Morie,
   A Brain-inspired Artificial Intelligence Model of Hippocampus, Amygdala, and Prefrontal Cortex on Home Service Robots,
   Proc. of the 2020 Int. Symp. on Nonlinear Theory and Its Applications (NOLTA2020), pp. 138-141, Virtual, Nov. 16-19(16), 2020. (pdf)
5. Y. Tanaka, T. Morie, H. Tamukoh,
   An Amygdala-Inspired Classical Conditioning Model on an FPGA for Home Service Robots,
   IEEE Access, Vol. 8, pp. 212066-212078, Nov. 2020. (DOI:10.1109/ACCESS.2020.3038161 (Free article))
6. I. Kawashima, T. Morie, H. Tamukoh,
   FPGA Implementation of Hardware-Oriented Chaotic Boltzmann Machines,
   IEEE Access, Vol. 8, pp. 204360-204377, Nov. 2020. (DOI:10.1109/ACCESS.2020.3036882 (Free article))
7. M, Harada, M, Takahashi, S. Sakai, T. Morie,
   A Time-domain Analog Weighted-sum Calculation Circuit Using Ferroelectric-gate Field-effect Transistors for Artificial Intelligence Processors,
   Jpn. J. Appl. Phys., Vol. 59, No. 4, pp. 040604-1-12, Apr. 1, 2020. (Free article) [Collaboration with AIST (NEDO project)]
8. Y. Sakemi, K. Morino, T. Morie, K. Aihara,
   A Supervised Learning Algorithm for Multilayer Spiking Neural Networks Based on Temporal Coding Toward Energy-Efficient VLSI Processor Design,
   arXiv.org, arXiv:2001.05348, Jan. 8, 2020. (https://arxiv.org/abs/2001.05348)
   [without review][Related to BMAI project]
9. M. Yamaguchi, G. Iwamoto, Y. Abe, Y. Tanaka, Y. Ishida, H. Tamukoh, T. Morie,
   Live Demonstration: A VLSI Implementation of Time-Domain Analog Weighted-Sum Calculation Model for Intelligent Processing on Robots,
   Int. Symp. on Circuits and Systems (ISCAS 2019), Live Demo, Sapporo, Japan, May 26-29(27), 2019. (pdf)
10. M. Yamaguchi, G. Iwamoto, H. Tamukoh, T. Morie,
    An Energy-efficient Time-domain Analog VLSI Neural Network Processor Based on a Pulse-width Modulation Approach,
    arXiv.org, arXiv:1902.07707, Feb. 16. 2019. (https://arxiv.org/abs/1902.07707)
11. Q. Wang, H. Tamukoh, T. Morie,
    A Time-domain Analog Weighted-sum Calculation Model for Extremely Low Power VLSI Implementation of Multi-layer Neural Networks,
    arXiv.org, arXiv:1810.06819, Oct. 2018. (https://arxiv.org/abs/1810.06819)
12. M. Kawauchi, K. Takada, K. Tateno, and T. Morie,
    A Hippocampal Spiking Neural Network Model for Path-Dependent Place Cells,
    第28回日本神経回路学会全国大会（JNNS2018）, P2-24, Okinawa, Japan, Oct. 24-27(26), 2018. (pdf)
13. T. Morie,
    Analog Memory Devices and Circuits for Future Brain-like AI Processors (Invited),
    2017 Int. Workshop on Dielectric Thin Films for Future Electron Devices: Science and Technology (IWDTF 2017), Nara, Japan, Nov. 20-22(20), 2017. (pdf)
14. T. Morie,
    Time-domain Analog Computing and VLSI Systems toward Ultimately High-efficient Brain-like Hardware (Invited),
    Workshop on Brain-inspired Hardware, sponsored by AIST, Tokyo, Japan, March 30, 2017. (pdf)
15. M. Harada, H. Ando, T. Morie, A. T. Fukuchi, M. Arita, Y. Takahashi, and S. Samukawa,
    Analog Memory Operation of Parallel Connected Resistance Change Memory Devices,
    Proc. of the Seventeenth Int. Symp. on Advanced Fluid Information (AFI-2017), pp. 60-61, Sendai, Japan, Nov. 1-3(2), 2017.
    (pdf)
16. Q. Wang, H. Tamukoh, and T. Morie,
    Time-domain Weighted-sum Calculation for Ultimately Low Power VLSI Neural Networks,
    Proc. 23rd Int. Conf. on Neural Information Processing (ICONIP2016), (Lecture Notes in Computer Science, LNCS ), Part I, LNCS 9947, pp. 240-247, Kyoto, Japan, Oct. 16-21(17), 2016.
    (pdf)
17. H. Ando, K. Tomizaki, T. Tohara, T. Morie, A. T. Fukuchi, M. Arita, Y. Takahashi, and S. Samukawa,
    Spike-based Neural Learning Hardware Using a Resistance Change Memory Device toward Brain-like Systems with Nanostructures,
    Proc. of the Sixteenth Int. Symp. on Advanced Fluid Information (AFI-2016), pp. 64-65, Sendai, Japan, Oct. 10-12(11), 2016.
    (pdf)
18. T. Morie, H. Liang, T. Tohara, H. Tanaka, M. Igarashi, S. Samukawa, K. Endo, and Y. Takahashi,
    Spike-based Time-domain Weighted-sum Calculation Using Nanodevices for Low Power Operation (Invited),
    16th Int. Conf. on Nanotechnology (IEEE NANO), pp. 390-392, Sendai, Japan, Aug. 22-25(23), 2016. (pdf)
19. T. Tohara, H. Liang, H. Tanaka, M. Igarashi, S. Samukawa, K. Endo, Y. Takahashi, and T. Morie,
    Silicon Nanodisk Array with a Fin Field-effect Transistor for Time-domain Weighted Sum Calculation toward Massively Parallel Spiking Neural Networks,,
    Appl. Phys. Express, Vol. 9, No. 3, 034201, Feb. 12, 2016. DOI: 10.7567/APEX.9.034201 (Online) (pdf)
20. H. Ando, K. Tomizaki, T. Tohara, T. Morie, T. Hiroi, A. Nakane, R. Katsumura, A. Fukuchi, M. Arita, Y. Takahashi, and S. Samukawa,
    Analog Memory Operation of Resistance Change Memory with MOSFET for Brain-like LSIs,
    Proc. of the Fifteenth Int. Symp. on Advanced Fluid Information (AFI-2015), CRF-R2, pp. 182-183, Sendai, Japan, Oct. 27-29(28), 2015.
    (pdf)
21. T. Morie, T. Tohara, K. Endo, M. Igarashi, and S. Samukawa,
    Intelligent Information Processing Circuits Using Nanodisk Array Structure,
    Proc. of the Fourteenth Int. Symp. on Advanced Fluid Information (AFI 2014), pp. 122-123, Sendai, Japan, Oct. 9, 2014.
    (pdf)
22. T. Morie, H. Liang, Y. Sun, T. Tohara, M. Igarashi, and S. Samukawa,
    A Silicon Nanodisk Array Structure Realizing Synaptic Response of Spiking Neuron Models with Noise (Invited),
    The 19th Asia and South Pacific Design Automation Conference (ASP-DAC 2014), Singapore, pp. 185-190, Jan. 20-23(21), 2014. DOI: 10.1109/ASPDAC.2014.6742887
    (pdf)
23. T. Morie, T. Tohara, K. Endo, M. Igarashi, and S. Samukawa,
    Intelligent Information Processing Circuits Using Nanodisk Array Structure,
    Proc. of the Thirteenth Int. Symp. on Advanced Fluid Information and Transdisciplinary Fluid Integration (AFI/TFI 2013), pp. 98-99., Sendai, Japan, Nov. 25-26(26), 2013. (pdf)
24. T. Morie, H. Liang, T. Tohara, K. Endo, M. Igarashi, and S. Samukawa,
    Intelligent Information Processing Circuits Using Nanodisk Array Structure,
    Proc. of the Twelfth Int. Symp. on Advanced Fluid Information and Transdisciplinary Fluid Integration (AFI/TFI 2012), pp. 112-113, Sendai, Japan, Sept. 19-21(20), 2012. (pdf)
25. M. Igarashi, C.-H. Huang, T. Morie, and S. Samukawa,
    Control of Electron Transport in Two-Dimensional Array of Si Nanodisks for Spiking Neuron Device,
    Appl. Phys. Express, 3, 085202, 2010. (pdf)
26. T. Morie, Y. Sun, H. Liang, M. Igarashi, C. Huang, and S. Samukawa,
    A 2-Dimensional Si Nanodisk Array Structure for Spiking Neuron Models,
    IEEE Int. Symp. on Circuits and Systems (ISCAS 2010), pp. 781-784, Paris, France, May 30-June 2 (May 31), 2010. (pdf)
27. T. Morie, Y. Sun, H. Liang, M. Igarashi, C. Huang, and S. Samukawa,
    Fundamental Study on Spiking Neuron Devices,
    Proc. of the Ninth Int. Symp. on Advanced Fluid Information and Transdisciplinary Fluid Integration, pp. 100-101, Sendai, Japan, Nov. 4-6(5), 2009. (pdf)
28. M. Igarashi, C. H. Huang, M. Tomura, M. Takeguchi, S. Horita, Y. Uraoka, T. Fuyuki, I. Yamashita, T. Morie and S. Samukawa,
    New Functional Device Characteristics with 2-Dimensional Array of Si Nanodisks Fabricated by Combination of Bio-Template and Ultimate Top-down Etching,
    Ext. Abstracts of Int. Conf. on Solid State Devices and Materials (SSDM), pp. 1364-1365, Sendai, Japan, Oct. 7-9(9), 2009. (pdf)
29. T. Morie and Y. Amemiya,
    Single-Electron Functional Devices and Circuits,
    Handbook of Theoretical and Computational Nanotechnology, Eds, M. Rieth and W. Schommers, Vol. 10, Chapter 4 (pp. 239-318), American Scientific Publishers, 2006. (pdf)
30. T. Morie, T. Matsuura, M. Nagata, and A. Iwata, A Multi-Nanodot Floating-Gate MOSFET Circuit for Spiking Neuron Models, IEEE Trans. Nanotechnology, Vol. 2, No. 3, pp. 158-164, Sept. 2003. (pdf)
31. T. Morie, T. Matsuura, M. Nagata, and A. Iwata, An Efficient Clustering Algorithm Using Stochastic Association and Its Implementation Using 3D-Nanodot-Array Structures (Invited), 2003 RCIQE International Seminar on "Quantum Nanoelectronics for Meme-Media-Based Information Technologies", pp. 59-63 , Sapporo, Feb. 13, 2003. (DRAFT, pdf)
32. T. Morie, T. Matsuura, and A. Iwata, Pulse Modulation VLSI Implementation of Clustering Algorithm Based on Stochastic Association Model, Artificial Neural Networks and Neural Information Processing ICANN/ICONIP 2003 International Conference, pp. 434-437, Istanbul, June 26-29, 2003. (DRAFT, pdf)
33. T. Morie, T. Matsuura, M. Nagata, and A. Iwata, A Multi-Nano-Dot Circuit and Structure Using Thermal-Noise Assisted Tunneling for Stochastic Associative Processing, J. Nanosci. Nanotech., Vol. 2, No. 3, pp. 343-349, June, 2002. (DRAFT, pdf)
34. T. Morie, T. Matsuura, M. Nagata, and A. Iwata, An Efficient Clustering Algorithm Using Stochastic Association Model and Its Implementation Using Nanostructures, Advances in Neural Information Processing Systems 14, Ed. T. G. Dietterich, S. Becker and Z. Ghahramani, pp. 1115-1122, MIT Press, Cambridge, MA, 2002. (DRAFT, pdf),
35. T. Yamanaka, T. Morie, M. Nagata, and A. Iwata, A CMOS Stochastic Associative Processor Using PWM Chaotic Signals, IEICE Trans. Electronics, Vol. E84-C, No. 12, pp. 1723-1729, 2001. (pdf)
36. T. Yamanaka, T. Morie, M. Nagata and A. Iwata, A single-electron stochastic associative processing circuit robust to random background-charge effects and its structure using nanocrystal floating-gate transistors, Nanotechnology, Vol. 11, No. 3, pp. 154-160, 2000. (DRAFT, pdf)
37. M. Saen, T. Morie, M. Nagata and A. Iwata, A Stochastic Associative Memory using Single-Electron Tunneling Devices, IEICE Trans. Electron., Vol. E81-C, No.1, pp.30-35, 1998. (pdf)
38. T. Yamanaka, T. Morie, M. Nagata and A. Iwata, A Stochastic Associative Memory Using Single-Electron Devices and Its Application to Digit Pattern Association, Extended Abstracts of the 1998 Int. Conf. Solid State Devices and Materials (SSDM'98), pp. 190-191, Hiroshima, Sept. 8, 1998. (DRAFT, pdf)

1. 森江 隆,
   【招待講演】不揮発性メモリを用いたAIプロセッサ/ニューロモルフィック回路技術の進展と今後の展望,
   第48回 薄膜・表面物理セミナー「ニューロデバイスに向けた最新メモリデバイス・薄膜材料技術」 応用物理学会 薄膜・表面物理分科会主催，2020年12月7日, ウェブ開催 (pdf)
2. 森江 隆,
   【解説記事】ニューロモルフィックシステムと物理デバイス,
   応用物理（応用物理学会機関誌）88巻7号, 基礎講座（No. 35）「応用物理と人工知能」, pp. 481-485,　2019年7月. (DOI:10.11470/oubutsu.88.7_481)
3. 下留 諒, 川内 聖士, 高田 健介, 立野 勝巳, 田向 権, 森江 隆,
   家庭用サービスロボットのための海馬-嗅内皮質の集積回路モデル,
   電子情報通信学会 NC研究会, Vol. 118, No. 414, NC2018-39, pp. 5-10, 2019年1月23日, 北海道大学（札幌） (pdf)
4. 森江 隆,
   【招待論文】脳型アナログ演算と専用集積回路,
   人工知能, Vol. 33, No. 1, pp. 39-44, Jan., 2018. (pdf)
5. 森江 隆,
   【招待講演】脳型アナログ集積回路開発の経緯と展望,
   第23回電子デバイス界面テクノロジー研究会, 企画セッション 「ポストディープラーニングに向けたニューロチップの基盤技術」, 2018年1月19-20(19)日, 東レ総合研修センター（静岡） (DRAFT,pdf)
6. 森江 隆,
   【招待講演】超低エネルギー時間軸脳型システム構築に向けた分子バイオ素子研究への期待,
   応用物理学会 有機分子・バイオエレクトロニクス分科会２月研究会, 2017年2月21日, 東京大学（東京） (pdf)
7. 倉光 良明, 東原 敬, 遠藤 和彦, 寒川 誠二, 昌原 明植, 森江 隆,
   FinFET-ナノディスクアレイ構造デバイスによる時間軸での積和演算,
   第75回応用物理学会秋季学術講演会, 講演番号18p-A16-1, p. 13-177, 2014年9月17-20(18)日, 北海道大（札幌） (pdf)
8. 東原 敬, 遠藤 和彦, 五十嵐 誠, 寒川 誠二, 昌原 明植, 森江 隆,
   FinFET-ナノディスクアレイ構造結合のためのプロセス手法,
   第75回応用物理学会秋季学術講演会, 講演番号18p-A16-1, p. 13-178, 2014年9月17-20(18)日, 北海道大（札幌） (pdf)
9. 東原 敬, 梁 海超, 遠藤 和彦, 五十嵐 誠, 寒川 誠二, 昌原明植, 森江 隆,
   FinFETとナノディスクアレイ構造を結合したニューロンデバイス,
   第60回応用物理学会春季学術講演会, 講演番号29a-PB3-4, p. 09-075, 2013年3月27-30(29)日, 神奈川工科大（神奈川） (pdf)
10. 梁 海超, 森江 隆, 孫 意来, 五十嵐 誠, 寒川 誠二,
    ナノディスクアレイ構造とCMOS回路を結合したスパイキングニューロンデバイス,
    電子情報通信学会 ニューロコンピューティング研究会, NC2011-66, Vol. 111, No. 241, pp. 125-129, 2011年10月20日, 九州大学（福岡） (pdf)
11. 梁 海超, 孫 意来, 森江 隆, 五十嵐 誠, 寒川誠二,
    ノイズを伴うスパイキングニューロンモデルを実現するナノディスクアレイ構造,
    第72回応用物理学会学術講演会, 講演番号1p-ZQ-11, pp. 09-047, 2011年8月29-9月2日(1), 山形大（山形）
12. 五十嵐 誠, 黄 啓賢, 王 宣又, モハマド ファイルズ・ブディマン, 森江 隆, 寒川 誠二,
    Si量子ナノディスク2次元アレイ構造の電気特性の構造による制御,
    第71回応用物理学会学術講演会, 講演番号14p-NC-7, p. 14-053, 2010年9月14日, 長崎大（長崎）
13. 梁 海超, 孫 意来, 森江 隆, 五十嵐 誠, 寒川誠二,
    ノイズを伴うスパイキングニューロンモデルを実現するナノディスクアレイ構造,
    第72回応用物理学会学術講演会, 講演番号1p-ZQ-11, pp. 09-047, 2009年8月29-9月2日(1), 山形大（山形）
(pdf)
14. 森江 隆, 梁 海超, 孫 意来, 田中 秀樹, 五十嵐 誠, 寒川 誠二,
    【招待講演】脳型情報処理デバイスの現状と今後の展開,
    応用物理学会シリコンテクノロジー分科会第140回研究集会, pp. 28-32, 2011年8月5日, 東北大学 （仙台） (pdf)
15. 森江 隆, 梁 海超, 孫 意来, 五十嵐 誠, 黄 啓賢, 寒川 誠二,
    ノイズを利用する脳型情報処理回路のためのナノデバイス,
    第58回応用物理学関係連合講演会, シンポジウム講演「確率的過程に基づく電子材料・デバイス・システムの新展開」内, 25p-BG-9, p. 339, 2011年3月25日, 神奈川工科大学 （神奈川） (pdf)
16. 孫 意来, 梁 海超, 森江 隆, 寒川誠二,
    ナノディスクアレイ構造を用いたスパイキングニューロンデバイスの回路シミュレーション,
    第70回応用物理学会学術講演会, 講演番号10p-ZH-9, No.1, p. 228, 2009年9月10日(8-11), 富山大（富山）
17. 五十嵐 誠, 黄 啓賢, 戸村幕樹, 竹口雅樹, 西岡賢祐, 堀田 將, 浦岡 行治, 冬木 隆, 山下一郎, 森江 隆, 寒川誠二,
    バイオテンプレート極限加工による2次元量子ナノディスクアレイの作製と電気特性,
    第56回応用物理学関係連合講演会, 講演番号 31a-F-10, 講演予稿集 p. 1403, 2009年3月31日, 筑波大学（筑波）
18. 森江隆,
    【招待講演】ノイズを積極的に利用したニューラル情報処理とそれを実現するナノ構造の提案,
    日本学術振興会 シリコン超集積化システム第165委員会 第41回研究会資料 pp. 71-93, 2006年5月22日, 弘済会館（東京）
19. 森江隆, 松浦知宏, 岩田穆,
    確率的連想によるクラスタリングアルゴリズムのVLSI実現,
    電子情報通信学会 総合大会, SA-2-2, 2003年3月, 東北大学(仙台). (pdf)
20. [一般向け解説記事] 森江隆, 岩田穆,
    ナノ構造における量子的確率現象を利用した知能情報処理,
    KASTレポート, Vol. 13, No. 2, pp. 10-15, 神奈川科学技術アカデミー, Mar. 2002. (pdf)
21. 森江隆, 岩田穆,
    量子ドットを用いた知能情報処理回路,
    電気学会誌, Vol. 122, No. 2. pp. 94-96, 2002. (pdf)
22. 松浦知宏, 森江隆, 永田真, 岩田穆,
    「確率的連想」によるベクトル量子化器の学習とパルス変調方式による回路実現,
    電子情報通信学会 ニューロコンピューティング研究会 NC2000-153, 2001年3月, 玉川大学(東京). (pdf)
23. 森江隆, 松浦知宏, 永田真, 岩田穆,
    3次元ナノドット構造を用いた単電子連想処理回路,
    電気学会全国大会, 3-S9-5, 2001年3月, 名古屋大学(名古屋). (pdf)
24. 山中登志夫, 森江隆, 永田真, 岩田穆,
    単電子動作による確率的連想回路,
    電子情報通信学会　情報・システムソサイエティ大会, D-2-6, 1998年9月, (山梨).
25. 佐圓, 森江, 永田, 岩田,
    単電子トンネルデバイスを用いた確率論的連想メモリ,
    信学会ソサイアティ大会, 1997年9月, 早稲田大学(東京).

Information processing models using neuronal spike firing timing and their VLSI implementation

スパイク発火タイミングを用いた情報処理とそのVLSI実装

1. F. Maldonado H., H. Tanaka, T. Matsuo, T. Morie, and K. Aihara,
   Analysis of Associative Memory Operation in a VLSI Spiking Neural Network,
   The 21st Annual Conference of the Japanese Neural Network Society (JNNS 2011), pp. 208-209, Okinawa, Japan, Dec. 15-17(17), 2011.
2. F. Maldonado H., H. Tanaka, T. Matsuo, T. Morie, and K. Aihara,
   A VLSI Spiking Neural Network with Symmetric STDP and Associative Memory Operation,
   18th Int. Conf. on Neural Information Processing (ICONIP2011), Part III, LNCS 7064, pp. 381-388, Shanghai, China, Nov. 14-17(16), 2011.
(pdf)
3. H. Tanaka, T. Morie, and K. Aihara,
   A CMOS Spiking Neural Network Circuit with Symmetric/Asymmetric STDP Function,
   IEICE Trans. Fundamentals, Vol. E92-A, No. 7, pp. 1690-1698, July 2009. (PDF)
4. H. Tanaka, T. Morie, and K. Aihara, Evaluation of a CMOS Spiking Neural Network Circuit with STDP Function, 15th IEEE Int. Workshop on Nonlinear Dynamics of Electronic Systems (NDES 2007), pp. 313-316, Tokushima, Japan, July 23-26, 2007. (pdf)
5. K. Sasaki, T. Morie, and A. Iwata, A VLSI Spiking Feedback Neural Network with Negative Thresholding and Its Application to Associative Memory, IEICE Trans. Electron., Vol. E89-C, No. 11, pp. 1637-1644, 2006. (pdf)
6. H. Tanaka, T. Morie, and K. Aihara, A CMOS Synapse with STDP Function and Its Application to Hopfield-type Associative Memory, Int. Symp. on Nonlinear Theory and its Applications (NOLTA2006), pp. 495-498, Bologna, Italy, Sept. 11-14, 2006. (pdf)
7. H. Tanaka, T. Morie, and K. Aihara, An Analog CMOS Circuit for Spiking Neuron Models, Brain-Inspired IT II, International Congress Series, pp. 217-220, Elsevier, 2006. (pdf)
8. H. Tanaka, T. Morie, and K. Aihara, Associative Memory Operation in a Hopfield-type Spiking Neural Network with Modulation of Resting Membrane Potential, 2005 Int. Symp. on Nonlinear Theory and its Applications (NOLTA2005), pp. 313-316, Bruges, Belgium, Oct. 18-21, 2005. (pdf)
9. K. Sasaki, T. Morie, and A. Iwata, A Spiking Neural Network with Negative Thresholding and Its Application to Associative Memory, 2004 IEEE Int. Midwest Symposium on Circuits and Systems (MWSCAS2004), pp. III-89 - III-92, Hiroshima, July 25-28, 2004. (pdf)

1. 前田 道孝, Frank Maldonado H., 松尾 貴之, 田中 秀樹, 梁 海超, 松坂 建治, 森江 隆, 合原 一幸,
   FPGAにより制御される専用アナログチップを用いたスパイキングニューラルネットワークシステムの開発,
   電子情報通信学会 NC研究会, Vol. 112, No. 390, pp. 181-186, 2013年1月25日, 北海道大学（札幌） (DRAFT, pdf)
2. 松坂 建治, 田中 秀樹, 大久保 悟, 東原 敬, 森江 隆,
   LSI実装に向けたパルス結合位相振動子系に基づくスパイクベース演算,
   電子情報通信学会 NC研究会, Vol. 112, No. 227, pp. 127-132, 2012年10月4-5(5)日, 九州工業大学（北九州）. (DRAFT, pdf)
3. 田中秀樹,
   スパイクタイミングに基づく情報処理とそのLSI構成法に関する研究,
   九州工業大学 博士学位論文, 2009. (pdf)
4. 田中秀樹, 森江隆, 合原一幸,
   STDPを有するCMOSスパイキングニューラルネットワークLSIの評価,
   電子情報通信学会 ニューロコンピューティング研究会, NC2007-61, Vol. 107, No. 328, pp. 37-42, 2007年11月18日, 佐賀大学（佐賀）. (DRAFT, pdf)
5. 田中秀樹, 森江隆, 合原一幸,
   STDP を導入したCMOS シナプス回路と連想メモリへの応用,
   日本神経回路学会 第16回全国大会（JNNS2006）, #O1-2, pp. 8-9, 2006年9月19日, 名古屋大（愛知）. (DRAFT, pdf)
6. 田中秀樹, 森江隆, 合原一幸,
   スパイキングホップフィールドネットワークのためのアナログCMOS回路,
   電気学会 電子・情報・システム部門大会, #TC5-5, pp. 134-136, 2005年9月7日, 早稲田大（北九州）. (pdf)
7. 佐々木寛弥, 森江隆, 岩田穆,
   しきい値制御型スパイキングフィードバックネットワークとそのLSI実現,
   電気学会 電子・情報・システム部門大会，TC1-5，pp. 24-27, 2004年9月3日，宇都宮大（宇都宮）. (pdf)
8. 佐々木寛弥, 森江隆, 岩田穆,
   減衰シナプスを導入したスパイキングニューロンによるホップフィールドネットワークを用いた高速連想メモリ,
   電子情報通信学会 信学技報, NC2003-89, pp. 55-60, 2003年11月, 九州工業大学（北九州）.
9. 佐々木寛弥, 森江隆, 伊井慎一郎, 岩田穆,
   パルスタイミングに基づくスパイキングホップフィールドネットワークによる高速連想メモリ,
   電子情報通信学会 信学技報, NC2002-81, pp. 91-95, 2002年11月, 九州工業大学（北九州）
   (DRAFT, pdf)

CMOS circuits for nonlinear dynamical systems (arbitrary chaos generator circuits, phase oscillator circuits, etc.)

非線形ダイナミカルシステムのためのCMOS回路（任意カオス生成回路，位相振動子回路，他）

1. Y. Katori, H. Tamukoh, T. Morie,
   Reservoir Computing Based on Dynamics of Pseudo-Billiard System in Hypercube,
   Int. Joint Conf. on Neural Networks (IJCNN 2019), paper N-20372(8 pages), Budapest, Hungary, July 14-19(17), 2019. (pdf)
2. M. Yamaguchi, Y. Katori, D. Kamimura, H. Tamukoh, T. Morie,
   A Chaotic Boltzmann Machine Working as a Reservoir and Its Analog VLSI Implementation,
   Int. Joint Conf. on Neural Networks (IJCNN 2019), paper N-20163(7 pages), Budapest, Hungary, July 14-19(17), 2019. (pdf)
3. M. Yamaguchi, H. Tamukoh, H. Suzuki, and T. Morie,
   A CMOS Chaotic Boltzmann Machine Circuit and Three-neuron Network Operation,
   Proc. Int. Joint Conf. on Neural Networks (IJCNN 2017), pp. 1218-1224, Anchorage, Alaska, USA, May 14-19(15), 2017. (pdf)
4. M. Yamaguchi, T. Kato, Q. Wang, H. Suzuki, H. Tamukoh, and T. Morie,
   A CMOS Unit Circuit Using Subthreshold Operation of MOSFETs for Chaotic Boltzmann Machines,
   Proc. 23rd Int. Conf. on Neural Information Processing (ICONIP2016), (Lecture Notes in Computer Science, LNCS ), Part I, LNCS 9947, pp. 248-255, Kyoto, Japan, Oct. 16-21(17), 2016.
   (pdf)
5. M. Yamaguchi, S. Uenohara, T. Morie, H. Tamukoh, and K. Aihara,
   Measurement and Analysis of a CMOS Chaotic Spiking Oscillator Circuit That Acts as a Filter of Spike Trains,
   Proc. of the 2015 Int. Symp. on Nonlinear Theory and its Applications (NOLTA2015), pp. 515-518, Hong Kong, China, Dec. 1-4(3), 2015. (pdf)
6. S. Uenohara, D. Atuti, K. Matsuzaka, H. Tamukoh, T. Morie, and K. Aihara,
   A CMOS Circuit for PWM-mode Nonlinear Transformation Robust to Device Mismatches to Implement Coupled Map Lattice Models,
   Nonlinear Theory and Its Applications, IEICE, Vol. 6 No. 4, pp. 570-581, Oct. 2015. (pdf)
7. S. Uenohara and T. Morie,
   A Chaotic Spiking Oscillator That Acts As a Filter of Spike Trains,
   Abs. Collection of the 2014 Int. Symp. on Nonlinear Theory and its Applications (NOLTA2014), pp. 723-726, Luzern, Switzerland, Sept. 14-18(18), 2014. (pdf)
8. Y. Suedomi, H. Tamukoh, K. Matsuzaka, M. Tanaka, and T. Morie,
   Parameterized Digital Hardware Design of Pulse-coupled Phase Oscillator Networks, Neurocomputing, Vol. 165, pp. 54-62, Oct., 2015. DOI: 10.1016/j.neucom.2014.07.084 (Online publication) (pdf)
9. Y. Suedomi, H. Tamukoh, M. Tanaka, K. Matsuzaka, and T. Morie,
   Digital Circuit Design of Pulse-coupled Phase Oscillator Systems for Coupled MRF Models,
   2014 RISP Int. Workshop on Nonlinear Circuits, Communications and Signal Processing (NCSP 2014), pp. 89-92, Honolulu, Hawaii, USA, March 1-3(1), 2014. (pdf)
10. S. Uenohara, D. Atuti, K. Matsuzaka, H. Tamukoh, and T. Morie,
    Robustness to CMOS Device Mismatches of Time-domain Voltage/Current Sampling Circuits for Implementing Large-scale Coupled Nonlinear Dynamical Systems,
    2014 RISP Int. Workshop on Nonlinear Circuits, Communications and Signal Processing (NCSP 2014), pp. 93-96, Honolulu, Hawaii, USA, March 1-3(1), 2014. (pdf)
11. Y. Suedomi, H. Tamukoh, M. Tanaka, K. Matsuzaka, and T. Morie,
    Parameterized Digital Hardware Design of Pulse-coupled Phase Oscillator Model toward Spike-based Computing,
    Proc. 20th Int. Conf. on Neural Information Processing (ICONIP2013), (Lecture Notes in Computer Science, LNCS 8228), III-17-24, Daegu, Korea, Nov. 3-7, 2013. [ Best Paper Award ] (pdf)
12. S. Uenohara, D. Atuti, K. Matsuzaka, H. Tamukoh, T. Morie, and K. Aihara,
    A PWM-Mode CMOS Threshold-Coupled-Map Circuit Robust to Device Mismatches,
    Abs. Collection of the 2013 Int. Symp. on Nonlinear Theory and its Applications (NOLTA2013), pp. 503-506, Santa Fe, USA, Sept. 8-11(11), 2013. (pdf)
13. K. Matsuzaka, T. Tohara, K. Nakada, and T. Morie,
    Analog CMOS Circuit Implementation of a Pulse-coupled Phase Oscillator System and Observation of Synchronization Phenomena,
    Nonlinear Theory and Its Applications, IEICE, Vol. 3, No. 2, pp. 180-190, April, 2012. (pdf)
14. K. Matsuzaka, K. Nakada, and T. Morie,
    Analog CMOS Circuit Implementation of a System of Pulse-Coupled Oscillators for Spike-Based Computation,
    IEEE Int. Symp. on Circuits and Systems (ISCAS 2011), pp. 2849-2852, Rio de Janeiro, Brazil, May 15-18 (May 18), 2011. (pdf)
15. T. Morie, D. Atuti, K. Ifuku, Y. Horio, and K. Aihara,
    A CMOS Nonlinear-Map Circuit Array for Threshold-Coupled Chaotic Maps Using Pulse-Modulation Approach,
    European Conf. on Circuit Theory and Design (ECCTD 2011), pp. 125-128, Linköping, Sweden, Aug. 29-31(29), 2011. (pdf)
16. D. Atuti, T. Morie, and K. Aihara, A Current-Sampling-Mode CMOS Arbitrary Chaos Generator Circuit Using Pulse Modulation Approach, IEICE Trans. Fundamentals, Vol. E92-A, No. 5, pp. 1308-1315, May 2009. (PDF)
17. D. Atuti, K. Nakada, and T. Morie, CMOS Pulse-Modulation Circuit Implementation of Phase-Locked Loop Neural Networks, IEEE Int. Symp. on Circuits and Systems (ISCAS2008), pp. 2174-2177, Seattle, USA, May 20, 2008. (pdf)
18. D. Atuti, N. Kato, K. Nakada, and T. Morie, CMOS Circuit Implementation of a Coupled Phase Oscillator System Using Pulse Modulation Approach, 2007 European Conference on Circuit Theory and Design (ECCTD 2007), pp. 827-830, Seville, Spain, Aug. 26-30, 2007. (pdf)
19. D. Atuti, T. Morie, and K. Aihara, A Pulse-Modulation Circuit for Nonlinear Systems with Self Regulatory Threshold Dynamics, 15th IEEE Int. Workshop on Nonlinear Dynamics of Electronic Systems (NDES 2007), pp. 145-148, Tokushima, Japan, July 23-26, 2007. (pdf)
20. D. Atuti, T. Morie, and K. Aihara, A Current-Sampling-Mode Arbitrary Chaos Generator Circuit Using Pulse Modulation Approach Driven by Quantized Nonlinear Waveforms, IEEE Asia Pacific Conf. on Circuits and Systems (APCCAS 2006), pp. 1961-1965, Singapore, Dec. 4-7, 2006. (pdf)
21. D. Atuti, T. Morie, T. Nakano, and Kazuki Nakada, A CMOS Pulse-Modulation Circuit Technique for Nonlinear Dynamical Systems Using Phase Variables, Proc. of the 5th POSTECH-KYUTECH Joint Workshop on Neuroinformatics, p. 35-36, Kitakyushu, Japan, Aug. 29, 2006. (DRAFT, pdf)
22. T. Morie, K Murakoshi, M Nagata, and A. Iwata, Pulse Modulation Techniques for Nonlinear Dynamical Systems and a CMOS Chaos Circuit with Arbitrary 1-D Maps, IEICE Trans. Electron., Vol. E87-C, No. 11, pp. 1856-1862, 2004. (pdf)
23. T. Morie, S. Sakabayashi, M. Nagata and A. Iwata, CMOS Circuits Generating Arbitrary Chaos by Using Pulse Width Modulation Techniques, IEEE Trans. Circuits and Systems-I, Vol. 47, No. 11, pp. 1652-1657, 2000. (pdf)

1. 上村 大地, 山口 正登志, 香取 勇一, 田向 権, 森江 隆,
   CMOSカオスボルツマンマシン回路のリザバー計算への応用,
   電気学会 電子回路研究会, ECT-19-089, 2019年12月18-19(18)日, 日本大学（東京） (DRAFT, pdf)
2. 山口 正登志, 岩元 剛毅, 田向 権, 鈴木 秀幸, 森江 隆,
   CMOSカオスボルツマンマシン回路の設計と評価,
   電気学会 電子・情報・システム部門大会 講演論文集, TC10-5, 2017年9月6-9(7)日, サンポートホール高松（香川） (DRAFT, pdf)
3. 田向 権, 末富 康寛, 松坂 建治, 田中 宙夫, 森江 隆,
   パルス結合位相振動子ネットワークのディジタル回路実装とその応用,
   電子情報通信学会 NC研究会, Vol. 114，No. 437，pp. 15-20, 2015年1月29-30(29)日, 九州工業大学（北九州） (DRAFT, pdf)
4. 山口 正登志, 上ノ原 誠二, 森江 隆,
   スパイク列フィルタとして動作するスパイキングカオス振動子回路,
   電子情報通信学会 NLP研究会, Vol. 114，No. 414，pp. 77-82, 2015年1月26-27(26)日, コンパルホール（大分） (DRAFT, pdf)
5. 上ノ原 誠二, 厚地 泰輔, 松坂 建治, 田向 権, 森江 隆, 合原 一幸,
   デバイスミスマッチに頑健なPWM方式CMOS結合回路,
   電気学会 電子回路研究会, ECT-14-011, pp. 53-57, 2014年1月23日, しいのき迎賓館（金沢） (pdf)
6. 上ノ原 誠二, 厚地 泰輔, 松坂 建治, 森江 隆, 合原 一幸,
   電圧・電流波形サンプリング方式によるしきい値結合カオス回路の設計,
   電子情報通信学会 NLP研究会, Vol. 112，No. 389，pp. 105-110, 2013年1月24日, 北海道大学（札幌） (pdf)
7. 東原 敬, 松坂 建治, 西 広海, 森江 隆,
   スパイクベース非線形演算のためのCMOS結合位相振動子回路,
   電子情報通信学会 NLP研究会, Vol. 112, No. 389, pp. 137-142, 2013年1月25日, 北海道大学（札幌） (pdf)
8. 東原 敬, 松坂 建治, 中田 一紀, 森江 隆,
   パルス結合位相振動子系を実現するCMOS回路,
   電気学会 電子・情報・システム部門大会, pp. 131-133, 2011年9月7-9日(8), 富山大学 （富山） (pdf)
9. 井福一毅, 厚地泰輔, 森江隆, 堀尾喜彦, 合原一幸,
   しきい値処理により結合されたカオス力学系のパルス変調方式CMOS回路実現,
   電子情報通信学会 非線形問題研究会, NLP2009-154, Vol. 109, No. 366, pp. 65-70, 2010年1月22日, 「煥章舘」（飛騨・高山 ） (DRAFT, pdf)
10. 厚地泰輔, 森江隆, 合原一幸,
    パルス変調方式を用いた電流サンプリング型CMOS任意カオス生成回路,
    電気学会電子回路研究会, ECT-09-19, pp. 25-30, 2009年1月22日, 大濱信泉記念館（石垣島） (DRAFT, pdf)
11. 森江隆, 田中 秀樹, 厚地 泰輔, 是角 圭祐, 中田 一紀,
    【招待講演】時間領域情報処理による脳型集積システム,
    電子情報通信学会 ニューロコンピューティング研究会, NC2008-68, Vol. 108, No. 281, pp. 55-60, 2008年11月8日, 佐賀大学（佐賀） (DRAFT, pdf)
12. 厚地泰輔, 加藤直人, 森江 隆, 中田一紀,
    パルス変調方式による相互結合位相振動子のCMOS 回路実現と評価,
    電気学会電子回路研究会, ECT-07-107, pp. 25-29, 2007年12月8日, 日本大学（新潟） (DRAFT, pdf)
13. 厚地泰輔, 森江隆, 中田一紀,
    パルス変調方式による位相振動子結合系のCMOS回路実現,
    日本神経回路学会 第16回全国大会（JNNS2006）, #P3-30, pp. 214-215, 2006年9月21日, 名古屋大（愛知）. (DRAFT, pdf)
14. 村越健一, 森江隆, 永田真, 岩田穆,
    パルス変調方式による任意カオス信号生成回路コア,
    第3回LSI IPデザイン・アワードIP賞, 2001年5月23日. (DRAFT, pdf)
15. 村越健一, 森江隆, 永田真, 岩田穆,
    PWM/PPM方式任意カオス発生回路の試作,
    電子情報通信学会総合大会, A-1-19, 2000年3月, 広島大学(東広島).
16. 中村恒博, 酒林聰太, 森江隆, 永田真, 岩田穆,
    任意非線形活性化関数を有するパルス変調方式ニューラルネットワーク回路,
    電子情報通信学会基礎境界ソサイエティ大会, SA-1-1, pp.203-204,(1999, 9月9日）船橋
17. 酒林聰太, 森江隆, 永田真, 岩田穆,
    PPM方式を用いた非単調関数生成回路/カオス信号発生回路,
    電子情報通信学会　基礎・境界ソサイエティ大会, A-1-20 （1998年9月）山梨

Resistive-fuse network/coupled MRF circuits for coarse image-region segmentation

大局的領域分割のための抵抗ヒューズネットワーク/結合MRF回路

1. K. Matsuzaka, H. Tanaka, S. Ohkubo, and T. Morie,
   VLSI Implementation of a Coupled MRF Model Using Pulse-coupled Phase Oscillators,
   Electronics Letters, Vol. 51, Issue 1, pp 46-48, 2015.
   DOI: 10.1049/el.2014.2105 (Open access)
2. K. Nakada, K. Matsuzaka and T. Morie,
   Coarse Image Region Segmentation in Spatio-Temporal Domain Using a Region-based Coupled MRF Model with Phase Dynamics,
   Australian Journal of Intelligent Information Processing Systems, Vol. 11, No. 2, pp. 6-11, 2010. (pdf)
3. H. Liang and T. Morie,
   Coarse Image Edge Detection Using Self-Adjusting Resistive-Fuse Networks,
   Proc. of 10th Int. Workshop on Pattern Recognition in Information Systems (PRIS 2010) (in conjunction with ICEIS 2010), pp. 43-52, Funchal, Madeira - Portugal, June 8-9 (9), 2010. (pdf)
4. K. Matsuzaka and T. Morie,
   A Simplified Region-Based Coupled MRF Model for Coarse Image Region Segmentation Toward its VLSI Implementation,
   Proc. of Int. Symp. on Nonlinear Theory and its Applications (NOLTA2009), pp. 202-205, Sapporo, Japan, Oct. 18-21(19), 2009. (pdf)
5. Y. Kawashima, D. Atuti, K. Nakada, M. Okada and T. Morie,
   Coarse Image Region Segmentation Using Region- and Boundary-based Coupled MRF Models and Their PWM VLSI Implementation,
   Proc. Int. Joint Conf. on Neural Networks (IJCNN 2009), pp. 1559-1565, Atlanta, USA, June 14-19 (15), 2009. (pdf)
6. N. Kato and T. Morie, Design of a CMOS Pixel Circuit for Coarse Region Segmentation/Extraction Based on Merged Analog/Digital Architecture, J. Signal Processing, Vol. 11, No. 4, pp. 317-320, July, 2007. (DRAFT, pdf)
7. T. Nakano, T. Morie, H. Ishizu, H. Ando, and A. Iwata, FPGA Implementation of Resistive-Fuse Networks for Coarse Image-Region Segmentation, Intelligent Automation and Soft Computing, Vol. 12, No. 3, pp. 307-316, 2006. (DRAFT, pdf)
8. T. Morie, M. Miyake, M. Nagata, and A. Iwata, A 1-D CMOS PWM Cellular Neural Network Circuit and Resistive-Fuse Network Operation, Extended Abstracts of the 2001 Int. Conf. Solid State Devices and Materials (SSDM2001), pp. 90-91, Tokyo, Sept. 26, 2001. (DRAFT, pdf)

1. 松坂 建治, 田中 秀樹, 大久保 悟, 東原 敬, 森江 隆,
   LSI実装に向けたパルス結合位相振動子系に基づくスパイクベース演算,
   電子情報通信学会 NC研究会, Vol. 112, No. 227, pp. 127-132, 2012年10月4-5(5)日, 九州工業大学（北九州）
(DRAFT, pdf)
2. 秦 佑輔, 松坂 建治, 西 広海, 中田 一紀, 森江 隆,
   大局的画像領域分割のための領域および境界ベース結合MRFモデルを実現するPWM方式画素並列型LSIの設計,
   電子情報通信学会 NC研究会, Vol. 110, No. 461, pp. 59-64, 2011年3月7日, 玉川大学（東京） (DRAFT, pdf)
3. 梁 海超, 川嶋佑輔, 松坂 建治, 中田 一紀, 岡田 真人, 森江 隆,
   集積回路化を目指した大局的画像領域分割のための領域ベース結合MRFモデル,
   電気学会論文誌C, Vol. 131, No. 3, pp. 567-575, 2011. (pdf)
4. 梁海超, 松坂建治, 中田一紀, 岡田真人, 森江隆,
   集積回路実装に向けた大局的画像領域分割のための領域ベース結合MRFモデルのパラメータ制御,
   電子情報通信学会 ニューロコンピューティング研究会, NC2010-48, Vol. 110, No. 246, pp. 35-40, 2010年10月23日, 九州工業大学（北九州） (pdf)
5. 松坂建治, 森江 隆,
   大局的画像領域分割のための領域ベース結合MRFモデルを実現するCMOS回路,
   電気学会 電子・情報・システム部門大会, pp. 90-91, 2009年9月4日(3-4), 徳島大（徳島） (pdf)
6. 川嶋佑輔, 厚地泰輔, 中田一紀, 岡田真人, 森江隆,
   領域ベース結合MRFモデルによる大局的画像領域分割とCMOS回路実現,
   電子情報通信学会 ニューロコンピューティング研究会, NC2007-120, Vol. 107, No. 542, pp. 49-54, 2008年3月12日, 玉川大学（東京）. (DRAFT, pdf)
7. 中野鉄平,
   大局的領域分割および顔・物体認識アルゴリズムのデジタルLSIアーキテクチャとそれらを用いた自然画像情景認識システムの研究,
   九州工業大学 博士学位論文, 2006. (pdf)
8. 森江隆, 石津任章, 安藤博士, 中野鉄平, 岩田穆,
   大局的画像領域分割のためのデジタル方式抵抗ヒューズネットワーク回路,
   第5回LSI IPデザイン・アワードIP賞, 2003年6月10日. (pdf)
9. 中野鉄平, 森江隆, 安藤博士, 石津任章, 岩田穆,
   大局的画像領域分割のためのデジタル方式抵抗ヒューズネットワークの設計とFPGAへの実装,
   電子情報通信学会 信学技報, VLD2002-154,ICD2002-219, 2003年3月, キャンパスプラザ・京都（京都） (DRAFT, pdf)

Gabor-filtering extracting local spatial frequencies: VLSI implementation and applications

局所空間周波数を抽出するガボールフィルタ: VLSI実装と応用

1. K. Takahashi, Y. Kuriya and T. Morie,
   Bicycle Detection Using Pedaling Movement by Spatiotemporal Gabor Filtering,
   Int. J. of innovative Computing Information and Control, Vol. 8, No. 6, pp. 4059-4070, June 2012. (pdf)
2. M. Tanaka, T. Morie, K. Iwase, T. Kume, S. Matsuoka, and Y. Yamamoto,
   Detection of Road Surface Condition Using Gabor Filter,
   First Int. Symp. on Future Active Safety Technology toward zero-traffic-accident (FAST-zero '11), pp. 20117341-1-5, Tokyo, Japan, Sept. 5-9(7), 2011. (pdf)
3. K. Takahashi, Y. Kuriya and T. Morie,
   Bicycle Detection Using Pedaling Movement by Spatiotemporal Gabor Filtering,
   Int. Tech. Conf. of IEEE Region 10 (TENCON2010), pp. 918-922, Fukuoka, Japan, Nov. 21-24(23), 2010. (pdf)
4. K. Okamoto, T. Watanabe, H. Ban, Y. Maeda, A. Hanazawa and T. Morie,
   Video Monitoring of Slope Failure Using Spatiotemporal Gabor Filtering,
   Proc. of the 2009 IEEE International Conference on Systems, Man, and Cybernetics (SMC2009), pp. 986-991, San Antonio, USA, Oct. 12, 2009. (pdf)
5. S. Nagano, T. Morie, T. Nakano, and K. Nakamura, A Real-time Image Processing System Using a Gabor-filtering LSI Realizing Primary Visual Cortex Functions, Joint 3rd Int. Conf. on Soft Computing and Intelligent Systems and 7th Int. Symp. on advanced Intelligent Systems (SCIS & ISIS 2006), pp. 516-519, Tokyo, Japan, Sept. 20-24, 2006. (pdf)
6. T. Morie, K. Nakamura, and K. Korekado, A Gabor Filtering VLSI Processor Mimicking a Primary Visual Cortex Function, Post-IJCNN2005 Workshop, Biologically-Inspired Models and Hardware for Human-like Intelligent Functions (BIMH2005), Montreal, Canada, Aug. 5, 2005. (DRAFT, pdf)
7. T. Morie, J. Umezawa, and A. Iwata, Gabor-Type Filtering Using Transient States of Cellular Neural Networks, Intelligent Automation and Soft Computing, Vol. 10, No. 2, pp. 95-104, 2004. (DRAFT, pdf)
8. T. Morie, T. Nakano, J. Umezawa, and A. Iwata, Gabor Filtering Using Cellular Neural Networks and its Application to Face/Object Recognition, World Automation Congress, #IFMIP075, Seville, Spain, June 28-July 1, 2004. (pdf)
9. T. Morie, J. Umezawa, and A. Iwata, A Pixel-Parallel Image Processor for Gabor Filtering Based on Merged Analog-Digital Architecture, 2004 Symposium on VLSI Circuits, Digest of Technical papers, pp. 212-213, #14-1, Honolulu, Hawaii, June 18, 2004. (pdf)

1. 高橋 和志, 栗谷 康隆, 森江 隆,
   時空間ガボールフィルタによるペダル漕ぎ運動検出を用いた自転車識別,
   電子情報通信学会 ITS研究会, Vol. 110, No. 420, ITS2010-62, pp. 257-262, 2011年2月22日, 北海道大学（札幌）. (DRAFT, pdf)
2. 田中 宙夫, 森江 隆, 松岡 悟, 岩瀬 耕二, 山本 康典,
   車載カメラ画像のガボールフィルタ処理による自動車前方路面の乾湿判定,
   電子情報通信学会 ITS研究会, Vol. 110, No. 420, ITS2010-62, pp. 263-267, 2011年2月22日, 北海道大学（札幌）[マツダ株式会社との共同研究]. (DRAFT, pdf)
3. 山口雄一郎, 田中秀樹, 松坂建治, 森江 隆,
   スパイク駆動方式ガボールフィルタ回路モデル,
   日本神経回路学会 第19回全国大会（JNNS2009）, #P3-20, pp. 178-179, 2009年9月26日, 東北大（仙台）． (DRAFT, pdf)
4. 鎌田卓治, 森江隆,
   ガボール特徴量を用いた相関法による高速・高精度ステレオマッチング法,
   電子情報通信学会 総合大会, 講演番号D-12-65, 情報・システム講演論文集2，p. 174, 2009年3月17日, 愛媛大学（松山）. (pdf)
5. 岡本健, 渡辺敏雄, 花沢明俊, 森江隆, 伴弘司, 前田裕二,
   時空間ガボールフィルタによる土砂災害前兆現象検知におけるフレームレートの影響評価,
   電子情報通信学会 総合大会, 講演番号D-12-2, 情報・システム講演論文集2，p. 111, 2009年3月17日, 愛媛大学（松山）. (pdf)
6. 岡本健, 渡辺敏雄, 花沢明俊, 森江隆, 伴弘司, 前田裕二,
   時空間ガボールフィルタによる土砂災害前兆現象検知,
   電子情報通信学会 パターン認識・メディア理解研究会, PRMU2008-131, Vol. 108, No. 327, pp. 139-144, 2008年11月27日, 大阪大学（大阪）. (DRAFT, pdf)
7. 中村享平, 是角圭祐, 森江隆,
   V1単純細胞の機能を模倣するガボールフィルタLSIの評価,
   電子情報通信学会 ニューロコンピューティング研究会, NC2005-23, pp. 17-22, 2005年6月23日, 琉球大（沖縄）. (DRAFT, pdf)
8. 長野清武郎, 中野鉄平, 中村享平, 森江隆,
   初期視覚野機能を実現するガボールフィルタLSI を用いたリアルタイム画像処理システム,
   日本神経回路学会 第15回全国大会（JNNS2005）, #P3-2, pp. 160-161, 2005年9月22日, 鹿児島大（鹿児島）.
9. 森江隆, 梅澤淳, 岩田穆,
   AD融合回路方式による画素並列型ガボールフィルタLSI,
   電子情報通信学会 信学技報, SDM2004-126/ICD2004-68, 2004年8月19日, 北見工大（北海道）. (DRAFT, pdf)
10. 森江隆, 梅澤淳, 岩田穆,
    抵抗ネットワークの過渡状態を利用するガボール型フィルタ回路,
    電子情報通信学会 信学技報, NC2003-82, pp. 13-18, 2003年11月, 九州工業大学（北九州）. (DRAFT, pdf)

Pixel-parallel anisotropic diffusion algorithm for subjective contour generation and its VLSI implementation

主観的輪郭生成のための画素並列型異方性拡散アルゴリズムとそのLSI実装

1. Y. Kim and T. Morie,
   A PWM-mode Pixel-parallel Image Processing Circuit Performing Directional State-propagation and Its Application to Subjective Contour Generation,
   Circuits, Systems & Signal Processing, Vol. 34, Issue 2, pp. 605-623, 2015.
   DOI: 10.1007/s00034-014-9871-9 (Online publication) (pdf)
2. T. Morie and Y. Kim, A Subjective-Contour Generation LSI System with Expandable Pixel-Parallel Architecture for Vision Systems, IEEE Int. Solid-State Circuits Conf. (ISSCC2009), Digest of Technical Papers, #28.6, pp. 478-479, San Francisco, USA, Feb. 11, 2009. (pdf)
3. T. Morie and T. Yamamoto, A Cellular-Automaton-Based Anisotropic Diffusion Algorithm for Subjective Contour Generation and Its Digital VLSI Implementation, Unconventional Computing (UC 2007), pp. 267-278, Bristol, UK, July 12-14, 2007. (DRAFT, pdf)
4. Y. Kim and T. Morie, A Pixel Circuit Implementing an Anisotropic Diffusion Algorithm for Subjective Contour Generation Using Merged Analog-Digital circuit Approach, J. Signal Processing, Vol. 10, No. 4, pp. 259-262, July, 2006. (DRAFT, pdf)
5. Y. Kim and T. Morie, Subjective contour generation using a pixel-parallel anisotropic diffusion algorithm, Brain-Inspired IT II, International Congress Series, pp. 237-240, Elsevier, 2006. (pdf)
6. Y. Kim and T. Morie, A Pixel-parallel Anisotropic Diffusion Algorithm for Subjective Contour Generation, IEEE Int. Symp. on Circuits and Systems (ISCAS2005), pp. 4237-4240, Kobe, Japan, May 23-26, 2005. (pdf)

1. 山口 雄一郎, 森江 隆,
   画素並列ハードウェアのための曲率を有する主観的輪郭生成アルゴリズム,
   電子情報通信学会 NC研究会, Vol. 110, No. 461, pp. 65-70, 2011年3月7日, 玉川大学（東京） (DRAFT, pdf)
2. 財津賢一郎, 金 永宰, 栗谷康隆, 森江 隆,
   画素並列型異方性拡散LSIとそれを用いてエッジ補完を行う画像処理システム,
   映像情報メディア学会技術報告 情報センシング研究会（IST2009-94）, Vol. 33, No. 56, pp. 17-20, 2009年12月10日, 東大（東京）． (DRAFT, pdf)
3. 財津賢一郎, 金 永宰, 栗谷康隆, 森江 隆,
   画素並列型異方性拡散LSIを用いたリアルタイム画像処理システムによる主観的輪郭生成,
   日本神経回路学会 第19回全国大会（JNNS2009）, #O4-2, pp. 136-137, 2009年9月26日, 東北大（仙台）． (DRAFT, pdf)
4. 金永宰, 森江隆,
   アナログ・デジタル融合回路方式による主観的輪郭生成のための画素並列型CMOS異方性拡散回路,
   電子情報通信学会 ニューロコンピューティング研究会, NC2006-61, Vol. 106, No. 341, pp. 31-36, 2006年11月10日, 佐賀大学（佐賀）. (DRAFT, pdf)
5. 金永宰, 森江隆,
   主観的輪郭生成のための画素並列型異方性拡散アルゴリズム,
   映像情報メディア学会技術報告, IST2004-83, pp. 41-44, 2004年10月15日, 東京理科大（東京）. (DRAFT, pdf)
6. 山本隆博, 森江隆,
   主観的輪郭生成のためのセルオートマトン型拡散アルゴリズム,
   電気関係学会九州支部連合大会講演論文集, 13-2P-18, p. 712, 2004年 9月28日, 鹿児島大（鹿児島）. (pdf)

Moving object detection and its LSI implementation inspired by a neuronal propagation model in the hippocampus

海馬の神経伝搬モデルにヒントを得た動き検出モデルとそのLSI化

1. H. Liang and T. Morie,
   A Motion Detection Model Inspired by Hippocampal Function and Its Applications to Obstacle Detection,
   Neurocomputing, Vol. 129, pp. 59-66, April 10, 2014.
   DOI: 10.1016/j.neucom.2012.08.072, Online publication complete on Nov. 27, 2013. (Online publication) (pdf)
2. H. Liang and T. Morie,
   A Motion Detection Model Inspired by the Neuronal Propagation in the Hippocampus,
   IEICE Trans. Fundamentals, Vol. E95-A, No. 2, pp. 576-585, Feb. 2012. (pdf)
3. H. Liang, T. Morie, Y. Suzuki, K. Nakada, T. Miki, and H. Hayashi, An FPGA-based Collision Warning System Using Hybrid Approach, 7th Int. Conf. on Hybrid Intelligent Systems (HIS07), PP. 30-35, Kaiserslautern, Germany, Sept. 17-19, 2007. (pdf)
4. H. Hayashi, K. Nakada, and T. Morie, Moving Object Detection Algorithm Inspired by the Sequence Detection in the Hippocampus and its Digital LSI Implementation, Brain-Inspired IT III, International Congress Series, pp. 35-38, Elsevier, 2007. (pdf)
5. H. Liang, T. Morie, H. Nakayama, K. Nakada, and H. Hayashi, An FPGA-based Real-time Moving-object Detection System Based on Neuronal Propagation in the Hippocampus, RISP 2007 International Workshop on Nonlinear Circuits and Signal Processing (NCSP'07), pp. 509-512, Shanghai, China, March. 3-6, 2007. (pdf)
6. H. Liang, H. Nakayama, K. Nakada, T. Morie, and H. Hayashi, Digital VLSI Implementation of a Moving Object Detection Algorithm Based on Neuronal Propagation in the Hippocampus, International Symposium on Intelligent Signal Processing and Communication Systems (ISPACS 2006), pp. 614-617, Yonago, Dec. 14, 2006. (pdf)

1. 梁海超, 森江 隆,
   物体エッジの動き検出および衝突時間ベースのエッジ統合を用いた障害物検出,
   第15回画像センシングシンポジウム（SII09）, インタラクティブ＆ショートオーラルセッション, IS2-17, 2009年6月11日, パシフィコ横浜（横浜）. (pdf)
2. 梁海超, 森江隆, 中山浩之, 中田一紀, 林初男, 海馬時系列符号化モデルに基づく移動体検出手法のデジタルLSIアーキテクチャ, 情報科学技術フォーラム (FIT 2006), #I-026, pp. 59-61, 2006年9月5日, 福岡大（福岡）.

Image processing techniques and VLSI image/scene recognition systems inspired by brain architecture

画像認識技術と脳型VLSI画像情景認識システム

1. M. Tanaka and T. Morie,
   Shadow Detection and Elimination Using a Light-source Color Vector and Its Application to In-vehicle Camera Images,
   Int. J. of innovative Computing Information and Control, Vol. 11, No. 3, pp. 865-879, June 2015. (DRAFT, pdf)
2. T. Matsumoto, M. Tanaka, H. Tamukoh, and T. Morie,
   Object Segmentation Using 3D Information Obtained from RGB-D Sensor,
   2014 RISP Int. Workshop on Nonlinear Circuits, Communications and Signal Processing (NCSP 2014), pp. 377-380, Honolulu, Hawaii, USA, March 1-3(2), 2014. (pdf)
3. M. Shimizu, I. R. Khan, Y. Kuriya, H. Miyamoto and T. Morie,
   Markerless Arm Posture Estimation Independent of Environment,
   J. Signal Processing, Vol. 14, No. 6, pp. 475-481, 2010. (pdf)
4. I. R. Khan, T. Morie, and H. Miyamoto,
   Face and Arm-Posture Recognition for Secure Human-Machine Interaction,
   IEEE Int. Conf. on Systems, Man and Cybernetics (SMC2008), pp. 411-417, Singapore, Oct. 12-15, 2008. (pdf)
5. I. R. Khan, T. Morie, H. Miyamoto, M. Shimizu, and Y. Kuriya,
   A Prototype System for Secure Human-Machine Interaction Based on Face and Gesture Recognition,
   The 34th Annual Conf. of the IEEE Industrial Electronics Society (IECON'08), pp. 1572-1577, Orlando, USA, Nov. 10-13, 2008. (pdf)
6. T. Morie, H. Miyamoto, and A. Hanazawa,
   Brain-inspired visual processing for robust gesture recognition,
   Brain-Inspired IT III, International Congress Series, Vol. 1301, pp. 31-34, Elsevier, 2007. (pdf)
7. T. Morie and T. Nakano,
   An FPGA-based Real-time Scene-image Recognition System Using Relationship between Coarsely Segmented Regions,
   Int. Symp. on Artificial Brain with Emotion and Learning (ISABEL 2006) - Bio-Inspired Models and Hardware for Brain-like Intelligent Functions -, p. 158, Seoul, Korea, Aug. 24-25, 2006. (DRAFT, pdf)
8. T. Nakano and T. Morie,
   An image recognition algorithm using relationships between segmented coarse regions,
   Brain-Inspired IT II, International Congress Series, pp. 241-244, Elsevier, 2006. (DRAFT) (pdf)
9. T. Morie and T. Nakano,
   A Face/Object Recognition System Using Coarse Region Segmentation and Dynamic-Link Matching,
   Brain-Inspired IT I, International Congress Series 1269, Editors H. Nakagawa, K. Ishii and H. Miyamoto, pp. 177-180, Elsevier, 2004. (pdf)
10. T. Nakano, T. Morie, and A. Iwata,
    A Face/Object Recognition System Using FPGA Implementation of Coarse Region Segmentation,
    SICE Annual Conference 2003, Organized session: Intelligent Integrated Systems and its Applications - Embedding Intelligence into Integrated Circuits, pp. 1418-1423, Fukui, Aug. 4-6, 2003. (pdf)

1. 栗谷 康隆, 田中 宙夫, 松原 弘樹, 清水 昌樹, 森江 隆,
   トマト果実自動収穫のためのKinectセンサを利用した果実・萼位置検出手法,
   画像の認識・理解シンポジウム（MIRU）, IS1-76, 2012年8月6-8(6)日, 福岡国際会議場（福岡）
(pdf)
2. 森江 隆, 石川 聖二,
   【招待論文】知的画像認識技術と脳型LSI実装,
   電子情報通信学会誌, Vol. 94, No. 6, pp. 459-463, 2011年6月. (pdf)
3. 田中 宙夫, 森江 隆,
   車載画像処理のための白線を利用した影検出・除去システム,
   第16回画像センシングシンポジウム（SSII10）, インタラクティブ＆ショートオーラルセッション, pp. IS4-11-1 - 5, 2010年6月11日, パシフィコ横浜（横浜）. (pdf)
4. 森江隆,
   【招待論文】アナログ・デジタル融合方式LSI技術による脳型視覚システム,
   IEICE Fundamentals Review, Vol. 1, No. 1, pp. 19-29, July 1, 2007. (学会HPよりダウンロード可能)
5. 中野鉄平,
   大局的領域分割および顔・物体認識アルゴリズムのデジタルLSIアーキテクチャとそれらを用いた自然画像情景認識システムの研究,
   九州工業大学 博士学位論文, 2006. (pdf)
6. 森江隆,
   【招待講演】脳情報工学の確立に向けたアナログ・デジタル融合方式回路技術の進展 ――脳型視覚システムのための要素回路の開発――,
   電子情報通信学会 回路とシステム研究会, CAS2005-78, pp. 19-24, 2006年1月12日, 宮崎大（宮崎）. (DRAFT, pdf)
7. 森江隆, 岩田穆,
   脳機能に学ぶ画像認識集積システム（招待論文）,
   電子情報通信学会 信学技報, CAS2002-37,VLD2002-51,
   DSP2002-77,
   2002年6月, 広島大学(東広島). (DRAFT, pdf)

Elastic graph matching processor implemented in an FPGA for face/object recognition

顔／物体認識のためのFPGA実装のエラスティック・グラフ・マッチング・プロセッサ

1. T. Nakano and T. Morie, A Digital LSI Architecture of Elastic Graph Matching and Its FPGA Implementation, Proc. Int. Joint Conference on Neural Networks (IJCNN05), pp. 689-694, Montreal, Canada, July 31, 2005. (pdf)

1. 中野鉄平,
   大局的領域分割および顔・物体認識アルゴリズムのデジタルLSIアーキテクチャとそれらを用いた自然画像情景認識システムの研究,
   九州工業大学 博士学位論文, 2006. (pdf)
2. 中野鉄平, 森江隆,
   顔／物体認識のためのElastic Graph MatchingのFPGA実装とその性能評価,
   電子情報通信学会 ニューロコンピューティング研究会, NC2005-67, pp. 25-30, 2005年11月19日, 九州工業大学（北九州）. (DRAFT, pdf)
3. 中野鉄平, 森江隆,
   Elastic Graph MatchingのためのディジタルイメージプロセッサLSIのアーキテクチャ,
   第17回 回路とシステム軽井沢ワークショップ，pp. 427-432， 2004年4月27日，（軽井沢）.
4. 中野鉄平, 森江隆,
   Elastic Graph MatchingのためのディジタルイメージプロセッサLSIのアーキテクチャ,
   第8回システムLSIワークショップ, pp. 251-254, 2004年11月30日，（北九州）.

2D Image matching or convolution LSI chips

2D イメージマッチングまたは畳み込み用LSI

1. O. Nomura and T. Morie, Projection-field-type VLSI Convolutional Neural Networks Using Merged/Mixed Analog-Digital Approach, Neural Information Processing (Lecture Notes in Computer Science, Springer Berlin/Heidelberg, Vol. 4984/2008), pp. 1081-1090, 2008. (14th International Conference, ICONIP 2007, Kitakyushu, Japan, November 13-16, 2007, Revised Selected Papers, Part I)
2. M. Sakai, T. Morie, M. Mitarai, and K. Korekado, Design of an 2D Image Matching Processor LSI Based on Merged Analog/Digital Architecture, RISP 2007 International Workshop on Nonlinear Circuits and Signal Processing (NCSP'07), pp. 81-84, Shanghai, China, March. 3-6, 2007. (pdf)
3. M. Mitarai, K. Korekado, and T. Morie, Digital VLSI Architecture for Image Matching Based on 2D Cross-correlation, J. Signal Processing, Vol. 11, No. 4, pp. 345-348, July, 2007. (DRAFT, pdf)
4. O. Nomura, T. Morie, K. Korekado, T. Nakano, M. Matsugu, and A. Iwata, An Image-Filtering LSI Processor Architecture for Face/Object Recognition Using a Sorted Projection-Field Model based on a Merged/Mixed Analog-Digital Architecture, IEICE Trans. Electron., Vol. E89-C, No. 6, pp.781-791, 2006. (pdf)
5. K. Korekado, T. Morie, O. Nomura, T. Nakano, M. Matsugu, and A. Iwata, Face Position Detection by a Convolutional Neural Network Using an Image Filtering Processor VLSI, Brain-Inspired IT II, International Congress Series, pp. 253-256, Elsevier, 2006. (pdf)
6. O. Nomura, T. Morie, K. Korekado, M. Matsugu, and A. Iwata, A Convolutional Neural Network VLSI Architecture Using Sorting Algorithm, Int. Conf. on Advances in Natural Computation (ICNC'05), Part III, pp. 1006-1014, Changsha, China, Aug. 27-29, 2005. (pdf)
7. K. Korekado, T. Morie, O. Nomura, T. Nakano, M. Matsugu, and A. Iwata, An Image Filtering Processor for Face/Object Recognition Using Merged/Mixed Analog-Digital Architecture, 2005 Symposium on VLSI Circuits, pp. 220-223, Kyoto, Japan, June 17, 2005. (pdf)
8. O. Nomura, T. Morie, K. Korekado, M. Matsugu, and A. Iwata, A Convolutional Neural Network VLSI Architecture Using Thresholding and Weight Decomposition (Invited), Int. Conf. on Knowledge-Based Intelligent Information and Engineering Systems (KES'2004), Vol. I, pp. 995-1001, Wellington, New Zealand, Sept. 22-24, 2004. (pdf) (DRAFT, pdf)
9. K. Korekado, T. Morie, O. Nomura, H. Ando, T. Nakano, M. Matsugu, and A. Iwata, A VLSI Convolutional Neural Network for Image Recognition Using Merged/Mixed Analog-Digital Architecture, J. Intelligent & Fuzzy Systems, Vol. 15, No. 3/4, pp. 173-179, 2004. (DRAFT, pdf)

1. 中島規成, 森江隆,
   MOSFETのしきい値電圧の温度依存性を利用した温度補償電流源回路とその応用,
   電気学会C部門 電子回路研究会, ECT-08-64, pp. 1-5, 2008年10月23日, 北九州国際会議場（北九州）． (DRAFT, pdf)
2. 御手洗昌希, 森江隆, 是角圭祐
   1D畳み込み演算による2DイメージマッチングプロセッサLSI の構成法,
   電子情報通信学会 機能集積情報システム研究会, FIIS-08-238, 2008年6月27日, 筑波大学（筑波）． (DRAFT, pdf)
3. 是角圭祐,
   AD 融合／混載方式による画像認識用LSI構成法の研究,
   九州工業大学 博士学位論文, 2006. (pdf)
4. 野村修,
   投射野演算型コンボリューショナル・ニューラルネットワークのLSIアーキテクチャに関する研究,
   九州工業大学 博士学位論文, 2006. (pdf)
5. 是角圭祐, 森江隆, 野村修, 中野鉄平, 真継優和, 岩田穆,
   AD融合／混載アーキテクチャによる顔・物体認識のための画像フィルタリングプロセッサ,
   電子情報通信学会 集積回路研究会, ICD2005-58, pp. 19-24, 2005年7月14日, 豊橋技科大（愛知）. (DRAFT, pdf)
6. 野村修, 森江隆, 是角圭祐, 真継優和, 岩田穆,
   コンボリューショナル・ニューラルネットワークのためのLSIアーキテクチャとアナログ積和演算回路,
   電気学会 電子・情報・システム部門大会, #TC5-4, pp. 129-133, 2005年9月7日, 早稲田大（北九州）. (pdf)
7. 是角圭祐, 森江隆, 野村修, 安藤博士, 中野鉄平, 真継優和, 岩田穆,
   アナログ・デジタル融合/混載アーキテクチャによる 顔・物体画像領域検出用畳込み演算プロセッサLSI,
   第6回LSI IPデザイン・アワード・研究助成, 2004年5月20日.
8. 野村修, 森江隆, 是角圭祐, 真継優和, 岩田 穆,
   投射野型積和演算及び荷重基底分解アルゴリズムを用いた Convolutional Neural Network VLSI アーキテクチャ,
   電子情報通信学会 ニューロコンピューティング研究会, NLP2004-80/NC2004-96, pp. 25-29, 2004年11月27日, 九州工業大学（北九州）. (DRAFT, pdf)
9. 是角圭祐, 森江隆, 野村修, 真継優和, 岩田穆,
   アナログ・デジタル融合アーキテクチャによるConvolutional Network LSIの設計,
   日本神経回路学会 第12回全国大会（JNNS2002）, pp. 17-20, 2002年9月, 鳥取大学(鳥取)

Cellular-automaton-type image region extraction circuit

セルオートマトン型画像領域抽出回路

1. T. Nakano, T. Morie, M. Nagata, and A. Iwata, A Cellular-Automaton-Type Region Extraction Algorithm and its FPGA Implementation, J. Robotics and Mechatronics, Vol. 17, No. 4, pp. 378-386, 2005. (DRAFT, pdf)

1. 中野鉄平,
   大局的領域分割および顔・物体認識アルゴリズムのデジタルLSIアーキテクチャとそれらを用いた自然画像情景認識システムの研究,
   九州工業大学 博士学位論文, 2006. (pdf)
2. 中野鉄平, 彦本里美, 森江隆, 永田真, 岩田穆,
   画像認識のための画素並列領域抽出アルゴリズムとFPGAへの実装,
   電子情報通信学会 集積回路研究会, SDM2001-119/ICD2001-42, 2001年8 月, 室蘭工業大学(室蘭). (DRAFT, pdf)

Nonlinear oscillator network LSI chips for image region extraction

画像領域抽出のための非線形振動子ネットワークLSI

1. H. Ando, T. Morie, M. Nagata, and A. Iwata, An Image Region Extraction LSI Based on a Merged/Mixed-Signal Nonlinear Oscillator Network Circuit, 28th European Solid-State Circuits Conference (ESSCIRC 2002), CP.11, pp. 703-706, Florence, Italy, Sept. 26, 2002. (pdf)
2. H. Ando, T. Morie, M. Miyake, M. Nagata, and A. Iwata, Image Segmentation/Extraction Using Nonlinear Cellular Networks and their VLSI Implementation Using Pulse-Modulation Techniques, IEICE Trans. Fundamentals, Vol. E85-A, No. 2, pp. 381-388, Feb. 2002. (pdf)
3. H. Ando, T. Morie, M. Nagata and A. Iwata, A Nonlinear Oscillator Network for Gray-level Image Segmentation and PWM/PPM Circuits for its VLSI Implementation, IEICE Trans. Fundamentals, Vol. E83-A, No. 2, pp. 329-336, 2000. (pdf)
4. H. Ando, M. Miyake, T. Morie, M. Nagata and A. Iwata, A Nonlinear Oscillator Network Circuit for Image Segmentation with Double-threshold Phase Detection, Proc. 9th Int. Conf. on Artificial Neural Networks (ICANN'99), pp. 655-660, Edinburgh, UK, Sept. 7-10, 1999. (pdf)

1. 安藤博士, 森江隆, 永田真, 岩田穆,
   画像分割・抽出を実行する非線形セルラーニューラルネットワーク回路,
   電気学会電子回路研究会, ECT-01-101, pp. 73-76, 2001年12月, (東京). (pdf)
2. 安藤博士, 三宅誠, 森江隆, 永田真, 岩田穆,
   非線形CNNを用いた画像分割・抽出とそれを実現するLSI回路の設計,
   日本神経回路学会第11回全国大会, P2-14(63), p.135, 2001年9月, (奈良).
3. 安藤博士, 三宅誠, 森江隆, 永田真, 岩田穆,
   抵抗ヒューズと振動子ネットワークを組み合わせた画像分割処理とそのLSI回路実現,
   電子情報通信学会 ニューロコンピューティング研究会NC99-167, （2000年3月）東京
4. 安藤博士, 森江隆, 永田真, 岩田穆,
   画像分割用ネットワークのための非線形振動子回路の試作,
   電子情報通信学会総合大会, A-1-4, 2000年3月, 広島大学(東広島).
5. 安藤博士, 三宅誠, 森江隆, 永田真, 岩田穆,
   2重しきい値法により位相検出を行う画像分割用振動子ネット ワークモデルとそのLSI回路構成,
   電子情報通信学会 ニューロコンピューティング研究会NC98-126, （1999年3月）東京
6. 安藤博士, 酒林聰太, 森江隆, 永田真, 岩田穆,
   画像分割機能を有する振動子ネットワークとPWM方式による回路実現
   電子情報通信学会　ニューロコンピューティング研究会NC97-155（1998年3月）玉川大学

Non-volatile analog memory device and circuit using a floating-gate transistor

浮遊ゲートトランジスタを用いた不揮発性アナログメモリデバイスと回路

1. S. Kinoshita, T. Morie, M. Nagata and A. Iwata, A PWM Analog Memory Programming Circuit for Floating-Gate MOSFETs with 75us Programming Time and 11b Updating Resolution, IEEE J. Solid-State Circuits, Vol. 36, No. 8, pp. 1286-1290, August, 2001. (pdf)
2. S. Kinoshita, T. Morie, M. Nagata and A. Iwata, New Non-Volatile Analog Memory Circuits Using PWM Methods, IEICE Trans. Electron., Vol. E82-C, No. 9, pp. 1655-1661, 1999. (pdf)

1. 木下茂雄, 森江隆, 永田真, 岩田穆,
   PWM方式不揮発性アナログメモリ回路,
   電子情報通信学会エレクトロニクスソサイエティ大会, C-12-32, pp.203-204,(1999, 9月9日）船橋
2. 木下茂雄, 森江隆, 永田真, 岩田穆,
   PWM信号を用いた不揮発性アナログメモリ回路,
   電子情報通信学会　集積回路研究会ICD98-129（1998年8月）盛岡

Analog VLSI Neural Networks

アナログVLSIニューラルネットワーク

1. T.Morie, J. Funakoshi, M. Nagata and A. Iwata, An Analog-Digital Merged Neural Circuit Using Pulse Width Modulation Technique, IEICE Trans. Fundamentals, Vol. E82-A, No.2, pp.356-363, 1999. (pdf)
2. T. Morie, K. Uchimura, Y. Amemiya, Analog LSI Implementation of Self-Learning Neural Networks, Computers and Electrical Engineering, Vol. 25, No. 5, pp. 339-355, 1999. (pdf)
3. T. Morie, Analog VLSI Implementation of Self-learning Neural Networks, in G. Cauwenberghs and M. Bayoumi, Eds., Chapter 10, pp. 213-242, Norwell, MA, Kluwer Academic, 1999. (DRAFT, pdf)
4. T. Morie, O. Fujita, and K. Uchimura, Self-Learning Analog Neural Network LSI with High-Resolution Non-volatile Analog Memory and a Partially-Serial Weight-Update Architecture, IEICE Trans. Electron., Vol. E80-C, No.7, pp. 990-995, 1997. (pdf)
5. T. Morie and Y. Amemiya, An All-analog Expandable Neural Network LSI with On-chip Backpropagation Learning, IEEE J. Solid-State Circuits, Vol. 29, pp. 1086-1093, 1994. (pdf)